奈米壓印技術取得突破，解鎖 1.4nm 製程製造能力

近日，日本大日本印刷株式會社（Dai Nippon Printing，簡稱 DNP）宣佈，已成功開發出一種電路線寬細至 10nm 的奈米壓印光刻（NIL）模板。該公司表示，該模板可用於實現相當於 1.4nm 製程節點水平的邏輯半導體電路圖形化，支援智慧手機、資料中心以及 NAND 快閃記憶體等領域中先進邏輯晶片的持續微型化發展。

DNP 計劃在 2025 年 12 月 17 日至 19 日於東京國際展覽中心（Tokyo Big Sight）舉辦的 SEMICON Japan 2025 上展示這一全新模板。

奈米壓印技術邁向“1.4nm 級”圖形化能力

隨著全球對算力需求的持續攀升，更小尺寸、更高效能半導體的研發程序不斷加速，這一趨勢也推動了基於極紫外（EUV）光刻技術的晶片製造持續演進。

然而，EUV 光刻裝置價格高昂、能耗巨大。在曝光過程中不僅需要消耗大量電力，單臺裝置的採購成本也極其可觀。因此，業界一直在尋求能夠在降低製造成本的同時，減少環境影響的可行替代方案。

在這一背景下，日本佳能（Canon）在光刻裝置市場與 ASML 的競爭中逐漸失利後，過去十餘年來持續與包括 DNP 在內的日本半導體產業鏈合作伙伴攜手，推進奈米壓印相關技術路線的研發。

什麼是 NIL，以及它的重要性

奈米壓印光刻與傳統的光學投影光刻有著本質區別。它並非通過光學系統投射並縮小圖形，而是更類似於高精度印刷工藝——通過物理方式將帶有圖案的模板直接壓印到晶圓表面，形成所需結構。

從理論上看，一次壓印即可在指定位置形成複雜的二維或三維圖形。這種方式有望簡化部分圖形化流程，並在某些先進製程中減少對 EUV 的依賴，從而有效降低裝置投入和製造成本。

2023 年 10 月，佳能正式釋出了基於奈米壓印技術的半導體制造裝置 FPA-1200NZ2C，並將其定位為一條面向先進製程、成本更低的全新技術路徑。

成本與能耗：NIL 的核心優勢

根據佳能的介紹，其奈米壓印裝置可支援 10nm 以下的先進製程，並在特定應用場景中具備實現 5nm 級製造的潛力。與目前已經商用化的 EUV 光刻技術相比，NIL 在產能速度上相對較慢，但在能效和裝置成本方面具有顯著優勢。

佳能此前指出，其奈米壓印系統有望將晶片製造過程中的能耗降低約 90%，裝置採購成本也可較 EUV 降低約 90%，使 NIL 成為先進製程中極具吸引力的高性價比方案。

不過，EUV 技術已經高度成熟，並擁有完善的產業生態，因此 NIL 在現實競爭中仍面臨不小挑戰。展望未來，隨著製程邁入埃米級時代，高數值孔徑（High-NA）EUV 裝置將進一步推高製造成本；如果奈米壓印技術也能同步推進至相近的圖形化能力，其競爭優勢將更加凸顯。

模板挑戰：決定 NIL 能否擴充套件的關鍵

對於奈米壓印光刻而言，可實現的製程節點高度依賴於壓印模板的解析度和質量。

與光學光刻可以通過縮放投影圖形不同，NIL 需要在“主模板—複製模板—工作模板”的鏈條中進行 1:1 的圖形轉移。任何一個環節都可能引入缺陷，因此良率、缺陷控制和重複一致性成為核心挑戰。

當特徵尺寸縮小至 20nm 以下時，模板製造通常需要依賴最先進的多光束電子束寫入（MBMW）裝置。隨著尺寸進一步縮小，製造難度、成本壓力以及良率挑戰都會顯著增加。

DNP 的 10nm NIL 模板是如何實現的

自 2003 年以來，DNP 一直持續投入奈米壓印光刻（NIL）模板的研發，通過將刻有電路圖案的模板直接壓印並轉移至基板上，以降低曝光過程中的能耗，並逐步積累了獨特的工藝與技術優勢。

如今，DNP 表示其已成功實現線寬為 10nm 的 NIL 模板，該水平可視為相當於 1.4nm 製程節點，有望在部分先進邏輯晶片製造流程中替代 EUV，甚至 High-NA EUV，特別適用於對成本控制要求較高的應用場景。

DNP 指出，通過提供這一模板解決方案，可顯著拓展客戶在半導體制造工藝上的選擇空間，從而降低整體制造成本，並減少對環境的影響。

在具體工藝上，DNP 採用了自對準雙重圖案化（SADP）技術來實現 10nm 線寬的小型化。該技術通過在光刻形成的圖案上進行薄膜沉積和蝕刻處理，使圖案密度實現倍增，從而達到更高的精細度。

發展路線圖：評估進行中，目標 2027 年量產

DNP 表示，目前已與多家半導體制造商及其他客戶展開深入溝通，並已啟動對 NIL 模板的評估工作，目標是在 2027 年實現量產。

展望未來，DNP 將持續推進奈米壓印模板的進一步研發，並強化相關生產體系，以應對不斷增長的市場需求。同時，公司也計劃在 2030 財年將 NIL 相關業務銷售額提升至 40 億日元，作為其中長期業務增長戰略的重要組成部分。