下一代儲存材料

近年來，氧化物半導體作為下一代儲存架構的潛在材料，受到了廣泛關注。其核心優勢在於能夠實現與後端互連工藝（BEOL）相容的邏輯與儲存器件。本文回顧了基於氧化物半導體溝道的 BEOL 儲存器件在近期取得的進展與仍待解決的挑戰，涵蓋類 DRAM 的 1T-1C 單元、無電容增益單元，以及非易失性鐵電場效應電晶體（FeFET）。

文中重點強調了氧化物溝道的關鍵特性，並聚焦材料與器件工藝方面的進步——這些進步能夠直接提升儲存器的核心指標，包括耐久性、資料保持能力與可擴充套件性。總體而言，這些研究成果為最佳化基於氧化物半導體的儲存技術、以滿足新興應用需求提供了有價值的參考。

引言

生成式人工智慧應用（包括大語言模型，LLMs）的迅猛發展，正在加速計算範式向“以資料為中心”的方向轉變。隨之而來的是對新型儲存技術前所未有的要求：更高容量、更大頻寬以及更優能效，以支撐日益複雜的工作負載。

為應對這些挑戰，氧化物半導體（OS）溝道材料正成為創新型儲存單元設計的重要候選。這類方案旨在與 SRAM、DRAM 等傳統儲存形成互補，並通過實現 BEOL 相容的儲存架構，推動儲存層級結構的重塑。其中一個極具吸引力的特性，是可實現“單元覆蓋外設”（Cell-over-Peripheral，COP）設計，這得益於其與先進 CMOS 邏輯的單片整合能力。

在 n 型氧化物半導體方面已取得顯著進展，包括 IGZO、InWO、InSnO 和 InO 等材料。由於具備超低漏電特性，並與低於 400 °C 的低熱預算工藝相容，這些材料已成為 BEOL 儲存接入電晶體的自然選擇。相比之下，尋找效能可與之匹配的 p 型氧化物溝道材料仍然困難得多。

該領域目前仍高度活躍，而若能實現 p 型與 n 型氧化物的有效配對，可能帶來超越儲存系統本身的更多機會。表 I 總結了當前重點研究的三類 BEOL 相容、基於氧化物溝道的儲存技術：

• 採用超低漏電 n 型氧化物接入電晶體的類 DRAM 1T-1C 儲存結構
• 由 n 型與 p 型氧化物電晶體組成的無電容增益單元儲存器，例如 2T-0C 或 nT-0C 結構
• 將 n 型氧化物溝道與基於 Hf 的鐵電介質結合的鐵電場效應電晶體（FeFET）

下文將回顧氧化物半導體儲存單元的最新進展，並討論為達到效能目標必須解決的關鍵材料與器件挑戰。通過同時考察 n 型與 p 型氧化物溝道，我們希望進一步釐清在新興儲存架構中對器件設計、可擴充套件性與可靠性影響最顯著的因素。

用於類 DRAM 1T-1C 的 n 型 OS 電晶體

近期，在先進邏輯平臺上展示了一款採用 n 型氧化物半導體電晶體的 1T-1C 儲存晶片，顯示出製造流程與晶圓廠相容性方面的高度成熟（圖 1a）。在 VDD = 0.75 V 的工作條件下，該晶片實現了 8 ns 的隨機週期時間與 128 ms 的保持時間，並在 85 °C 條件下展現出“多年級”的可靠性（圖 1b）。

該儲存陣列通過 COP 結構單片集成於 CMOS 外圍電路之上。由於顯著縮短了訊號傳播距離，這種架構在密度擴充套件、延遲降低與功耗下降方面帶來了實質收益。n 型氧化物半導體技術的成熟度，是實現這一里程碑的關鍵因素之一。

儘管如此，要滿足嚴苛的效能與可靠性要求，仍需在多個方面持續突破。

首先，在短溝道器件（LG < 30 nm）中，必須通過接觸電阻（RC）最佳化來提升導通電流（ION），以支援更低電壓（< 0.75 V）執行並降低功耗。

其次，需要精細調控閾值電壓（VT），在抑制漏電的同時保持電路功能的穩健性。

第三，必須強化工藝與鈍化控制，以降低 VT 波動並提升長期可靠性。圖 2 總結了最佳化 n 型 OS 電晶體的主要策略。

隨著 n 型 OS 器件進一步縮放，降低 RC 對提升 ION 變得愈發關鍵。圖 3a 對比了 RC 最佳化前後的 ID–VG 特性。相關改進包括：通過接觸工藝工程減輕接觸刻蝕帶來的表面損傷，以及通過接觸中間層（IL）最佳化降低金屬/半導體肖特基勢壘高度。兩者結合後，RC 降至 500 Ω·μm 以下（圖 3b）。

與矽基電晶體不同，氧化物電晶體的 VT 調控與波動抑制，需要依賴不同的“調節手段”。這是因為器件效能受氧化物溝道中金屬離子濃度、氧空位以及氫含量之間的微妙平衡所主導。圖 4 顯示，通過精確控制溝道成分可實現寬範圍 VT 可調。然而，這類方法往往會引入 VT 與 ION 之間不理想的權衡關係，因此仍需持續的材料與工藝最佳化。

可靠性方面，尤其是正/負偏壓溫度不穩定性（PBTI/NBTI），對 OS 電晶體中的氫高度敏感。既有研究表明，氫擴散與缺陷形成會導致 n 型 OS 系統出現複雜的 PBTI/NBTI 行為。為降低影響，可採用表面處理與鈍化手段，減少氫含量並阻止其在工藝過程中向溝道擴散，如圖 5 的 SIMS 深度剖面所示。

圖 6 展示了採用最佳化工藝流程製備的 1T-1C 儲存晶片耐久性結果：在 85 °C 下經過 10¹ 次迴圈後，誤位元速率（BER）仍低於 1 ppm。圖 7 進一步給出了 25 °C 下最佳化後的 n 型 OS 器件效能，以及 VT 與 ION 的晶圓級累積分佈，驗證了其良好的穩健性與較小的晶片間差異。

表 II 總結了效能基準結果，並表明在最激進縮放的柵長條件（LG < 30 nm）下，器件在保持正 VT 執行的同時實現了最高 ION。

2T-0C 增益單元中的 p 型 OS 電晶體

無電容 2T-0C 增益單元（GC）由一個寫電晶體和一個讀電晶體構成，可實現非破壞性讀出，是實現高密度片上儲存的一條極具吸引力的路徑。氧化物半導體增益單元已在 n–n 與 n–p 兩種配置中完成驗證。

增益單元的工作主要由寫/讀電晶體之間儲存節點（SN）處的電荷決定，並且對寫字線（WWL）與 SN 之間的電容耦合尤為敏感。n 型 OS 電晶體的超低漏電特性使其非常適合作為寫電晶體，有助於在待機狀態保持 SN 電荷。

對於讀電晶體而言，p 型溝道往往具備優勢，因為更弱的電容耦合效應可以在讀出時帶來更大的感測視窗。

儘管 n 型 OS 相對成熟，p 型氧化物半導體仍受限且挑戰顯著。近年來，一氧化錫（SnO）因其較好的熱相容性（最高可達 ~350 °C）、對氫的耐受性以及獨特的電子結構，成為研究較多的 p 型氧化物候選材料。在 SnO 中，價帶由 O-2p 與 Sn-5s 軌道的重疊形成，從而支援 p 型輸運。

要讓 SnO 作為增益單元讀電晶體真正釋放潛力，仍需解決若干關鍵問題。

需要提升遷移率並降低接觸電阻，以提高導通電流。

需要降低遲滯，以實現穩定的閾值電壓。

需要實現可調閾值電壓並提升 ION/IOFF，以抑制漏電與潛通路電流——這對於擴充套件陣列規模、在每條位線上整合更多單元至關重要。

早期概念驗證工作採用物理氣相沉積（PVD）製備背柵 SnO 電晶體，並基於實驗室尺度流程實現。典型 SnO 器件的 ID–VG 曲線、GI-XRD 與 TEM 結果（圖 8a–d）表明薄膜結晶質量良好，提取遷移率約為 2 cm²/V·s。

在此基礎上，本文進一步報告了使用晶圓廠相容的 300 mm 工藝製備 SnO 器件的最新進展。圖 9a 給出了長溝道（LG = 1 μm）SnO 器件的 ID–VG 曲線，ION/IOFF 約為 10，遷移率約為 1 cm²/V·s，遲滯低於 500 mV。

這些背柵器件的製造流程包括：沉積金屬背柵、通過 ALD 形成高介電常數介質、再以 PVD 沉積 SnO；完成有源刻蝕與溝道隔離後，沉積 SiO 層間介質（ILD）。隨後在 ILD 中進行接觸刻蝕、金屬填充與化學機械拋光（CMP），形成源/漏接觸。值得注意的是，這些器件在 300 mm 晶圓上也表現出良好的均勻性（圖 9b）。

即便取得上述進展，仍需要進一步的材料與工藝最佳化，才能充分釋放 SnO 器件效能。

在 PVD 製備 SnO 時，氧分壓（Opp%）與總壓強等引數對抑制不希望出現的錫氧化態（如 Sn 或 SnO₂）至關重要，因為這些相可能引入金屬性或不期望的 n 型輸運。圖 10 展示了不同 Opp% 與總壓強條件下的 VT–ION 關係，表明薄膜質量與器件行為對沉積引數高度敏感。

結果還提示 SnO 中可能存在滲流輸運現象，這在 n 型氧化物中也較為常見，但仍需進一步研究以明確該材料體系的主導輸運機制。

針對 p 型 OS 電晶體，源/漏接觸最佳化主要遵循兩條路徑。

其一是降低接觸/SnO 介面的陷阱態密度，從而降低肖特基勢壘高度。

其二是提高源/漏區域的區域性載流子濃度，以改善能帶彎曲並縮小隧穿寬度。

圖 11 顯示接觸電阻會隨柵壓顯著調變，符合肖特基接觸特性。通過接觸最佳化，RC 約降低了 5 倍。

高耐久性的 1T OS-FeFET

採用 HfZrO（HZO）作為鐵電層的鐵電場效應電晶體（FeFET），由於寫入機制由電場驅動，被廣泛認為是實現高速、低功耗儲存的有前景方案。由於氧化物半導體溝道與鐵電介質均可通過 ALD 沉積，OS-FeFET 提供了一條實現高密度、成本可擴充套件的三維儲存整合路徑。

然而，將鐵電材料與氧化物半導體溝道整合會引入若干獨特挑戰。

其中之一是擦除能力偏弱，原因在於 n 型 OS 溝道中空穴載流子不足。

另一個是耐久性退化，這與氧化物溝道中氧空位的生成及其向鐵電層擴散有關。

近期的重要突破來自一種高度縮放的 OS-FeFET 儲存器件，其單元面積僅 0.009 μm²。該器件採用 n 型 OS 溝道，並在 300 mm 晶圓上製備，實現了 40 μA/μm 的導通電流、30 ns 的高速操作、在 85 °C 下超過 1000 s 的資料保持能力，以及高達 10¹² 次迴圈的耐久性（圖 12）。

這一成果得益於多項協同工程策略的共同作用。

通過調節 Zr 含量實現 HZO 相結構最佳化（圖 13）

通過協同最佳化鐵電層與 OS 的厚度/成分實現 VT 調控（圖 14）

通過 OS/鐵電介面工程抑制氧空位產生，並通過厚度最佳化降低硬擊穿風險（圖 15）

在 HZO 中引入摻雜以限制氧空位擴散（圖 16）

由於 OS-FeFET 具備非易失性且寫入由電場驅動，未來還可通過每位元多電平操作進一步提升儲存密度。但要在大規模陣列中實現這一點，必須顯著改善器件離散性與均勻性，以確保一致、可靠的效能表現。

結論

基於氧化物半導體的儲存技術為重塑儲存層級結構提供了極具吸引力的機會，並有望實現高密度、高能效系統，以支撐資料中心級工作負載的持續增長需求。基於 n 型氧化物半導體的新型架構已經取得了顯著進展。

要全面釋放氧化物技術的更大潛力，仍亟需在 p 型氧化物半導體材料與器件方面實現關鍵突破。一旦成功，不僅將顯著增強下一代儲存方案，也將擴充套件未來 BEOL 整合邏輯與異構計算架構的設計空間。