Material Penyimpanan Generasi Berikutnya

Dalam beberapa tahun terakhir, semikonduktor oksida semakin banyak mendapat perhatian sebagai material potensial untuk arsitektur memori generasi berikutnya. Keunggulan utamanya terletak pada kemampuannya memungkinkan perangkat logika dan memori yang kompatibel dengan proses interkoneksi back-end-of-line (BEOL). Artikel ini merangkum kemajuan terbaru sekaligus tantangan yang masih dihadapi oleh perangkat memori BEOL berbasis kanal semikonduktor oksida, mencakup sel penyimpanan 1T-1C bergaya DRAM, gain cell tanpa kapasitor, serta ferroelectric field-effect transistor (Ferroelectric FET) yang bersifat non-volatil.

Analisis difokuskan pada karakteristik kunci kanal oksida dan perkembangan pada teknologi material serta proses perangkat yang mampu meningkatkan indikator kinerja utama memori, seperti ketahanan siklus (endurance), retensi data, dan skalabilitas. Secara keseluruhan, temuan ini memberikan rujukan penting untuk mengoptimalkan perangkat memori berbasis semikonduktor oksida agar mampu memenuhi kebutuhan aplikasi generasi berikutnya.

Pendahuluan

Perkembangan pesat aplikasi AI generatif—termasuk large language models (LLMs)—mendorong pergeseran menuju paradigma komputasi yang semakin berorientasi pada data. Transformasi ini memunculkan tuntutan baru yang belum pernah sebesar ini terhadap teknologi memori: kapasitas yang lebih tinggi, bandwidth yang lebih besar, serta efisiensi energi yang lebih unggul untuk menopang beban kerja yang kian kompleks.

Untuk menjawab tantangan tersebut, material kanal semikonduktor oksida (OS) muncul sebagai kandidat penting dalam desain sel memori inovatif. Pendekatan ini dirancang untuk melengkapi solusi memori yang sudah mapan seperti SRAM dan DRAM, sekaligus memicu perubahan pada hierarki sistem memori melalui arsitektur yang kompatibel dengan BEOL. Salah satu daya tarik utama memori berbasis OS adalah kemampuan mewujudkan desain cell-over-peripheral (COP), yang dimungkinkan oleh integrasi monolitik dengan perangkat logika CMOS mutakhir.

Kemajuan signifikan telah dicapai pada semikonduktor oksida tipe-n, termasuk IGZO, InWO, InSnO, dan InO. Berkat karakteristik kebocoran yang sangat rendah serta kompatibilitas dengan proses beranggaran termal rendah di bawah 400 °C, material ini menjadi pilihan yang sangat alami untuk transistor akses pada sel memori BEOL. Sebaliknya, menemukan material kanal oksida tipe-p dengan performa yang sepadan masih jauh lebih menantang.

Riset di area ini tetap sangat aktif. Jika material oksida tipe-p dan tipe-n dapat dipadukan secara efektif, peluang yang terbuka dapat melampaui sistem memori itu sendiri. Tabel I merangkum tiga kategori utama memori kompatibel BEOL berbasis kanal semikonduktor oksida yang saat ini paling intensif diteliti:

(1) Struktur penyimpanan 1T-1C bergaya DRAM dengan transistor akses semikonduktor oksida tipe-n ber-kebocoran ultra-rendah.

(2) Memori gain cell tanpa kapasitor yang tersusun dari transistor oksida tipe-n dan tipe-p, dengan konfigurasi seperti 2T-0C atau nT-0C.

(3) Ferroelectric FET yang menggabungkan kanal semikonduktor oksida tipe-n dengan dielektrik ferroelektrik berbasis Hf.

Dalam artikel ini, kami meninjau perkembangan terbaru teknologi sel memori berbasis semikonduktor oksida (OS) dan membahas kemajuan serta tantangan pada pengembangan material maupun perangkat untuk memenuhi target kinerja. Dengan menelaah kanal oksida tipe-n dan tipe-p, kami ingin menyoroti faktor kunci yang paling memengaruhi desain perangkat, skalabilitas, dan keandalan dalam arsitektur memori yang sedang berkembang.

Transistor OS Tipe-n untuk 1T-1C Bergaya DRAM

Baru-baru ini, sebuah chip memori 1T-1C yang menggunakan transistor semikonduktor oksida tipe-n telah didemonstrasikan pada platform logika canggih, menunjukkan tingkat kematangan tinggi dari sisi alur manufaktur dan kompatibilitas dengan proses foundry (lihat Gambar 1(a)). Pada kondisi VDD = 0,75 V, chip ini mencapai random cycle time 8 ns dan waktu retensi 128 ms, serta menunjukkan reliabilitas kelas “multi-tahun” pada suhu 85 °C (lihat Gambar 1(b)).

Seluruh array sel memori diintegrasikan secara monolitik di atas rangkaian perifer CMOS melalui struktur COP. Dengan meminimalkan jarak propagasi sinyal, pendekatan ini menawarkan keunggulan nyata untuk peningkatan densitas sekaligus penurunan latensi dan konsumsi daya. Kematangan riset dan teknologi material oksida tipe-n memainkan peran penting dalam keberhasilan demonstrasi ini.

Meski demikian, untuk memenuhi persyaratan kinerja dan reliabilitas yang ketat, masih ada beberapa tantangan utama yang perlu dituntaskan.

Pertama, pada perangkat short-channel (LG < 30 nm), peningkatan arus penggerak (ION) melalui optimasi resistansi kontak (RC) menjadi krusial untuk mendukung operasi tegangan ultra-rendah (< 0,75 V) dan menekan daya.

Kedua, pengendalian tegangan ambang (VT) harus dilakukan secara presisi agar kebocoran dapat ditekan tanpa mengorbankan kestabilan fungsi rangkaian.

Ketiga, kontrol proses dan pasivasi perlu diperkuat untuk menurunkan variasi VT dan meningkatkan reliabilitas jangka panjang. Gambar 2 merangkum strategi utama untuk mengoptimalkan transistor OS tipe-n.

Pada perangkat OS tipe-n yang semakin diskalakan, penurunan RC menjadi kunci untuk meningkatkan ION. Gambar 3(a) membandingkan karakteristik ID–VG sebelum dan sesudah optimasi RC. Peningkatan dilakukan melalui: (1) rekayasa proses kontak untuk mengurangi kerusakan permukaan akibat contact etching; dan (2) optimasi interlayer (IL) pada kontak untuk menurunkan tinggi Schottky barrier (SB) antara logam dan semikonduktor. Kombinasi kedua pendekatan ini menghasilkan RC di bawah 500 Ω·μm (lihat Gambar 3(b)).

Berbeda dengan transistor silikon, pengendalian VT dan variasinya pada transistor berbasis semikonduktor oksida membutuhkan pendekatan yang secara fundamental berbeda. Hal ini berkaitan dengan pengaturan yang sangat presisi terhadap keseimbangan konsentrasi ion logam, vacancy oksigen, dan kandungan hidrogen di kanal OS. Gambar 4 menunjukkan bahwa dengan kontrol komposisi kanal yang tepat, VT dapat dituning dalam rentang yang luas. Namun, metode ini sering memunculkan trade-off yang kurang ideal antara VT dan ION, sehingga optimasi lanjutan pada material dan proses masih diperlukan.

Performa reliabilitas—termasuk positive/negative bias temperature instability (PBTI/NBTI)—sangat sensitif terhadap keberadaan hidrogen dalam transistor kanal OS. Studi terdahulu menunjukkan perilaku PBTI/NBTI yang kompleks pada sistem OS tipe-n akibat difusi hidrogen dan pembentukan cacat. Untuk meminimalkan dampak tersebut, diterapkan perlakuan permukaan dan metode pasivasi guna mengurangi kandungan hidrogen sekaligus mencegah difusi hidrogen ke kanal selama proses, seperti ditunjukkan oleh profil kedalaman SIMS pada Gambar 5.

Gambar 6 menampilkan hasil uji endurance pada chip memori 1T-1C yang dibuat dengan alur proses yang telah dioptimalkan. Setelah 10¹ siklus pada 85 °C, bit error rate (BER) tetap di bawah 1 ppm. Gambar 7 menunjukkan performa perangkat OS tipe-n yang telah dioptimalkan pada 25 °C, serta kurva distribusi kumulatif VT dan ION, yang menegaskan robustitas proses dengan variasi antar-die yang kecil di seluruh wafer. Benchmark performa dirangkum pada Tabel II, yang menunjukkan bahwa pada kondisi gate length paling pendek (LG < 30 nm), ION tertinggi dapat dicapai sambil mempertahankan operasi dengan VT positif.

Transistor OS Tipe-p dalam Gain Cell 2T-0C

Gain cell (GC) 2T-0C tanpa kapasitor terdiri dari satu transistor tulis dan satu transistor baca, memungkinkan pembacaan non-destruktif dan menjadi opsi yang menjanjikan untuk memori on-chip berdensitas tinggi. Gain cell berbasis semikonduktor oksida telah divalidasi dalam konfigurasi n–n maupun n–p.

Operasi gain cell terutama ditentukan oleh muatan yang tersimpan pada storage node (SN) di antara transistor tulis dan baca, serta sangat peka terhadap kopling kapasitif antara write word line (WWL) dan SN. Karakteristik kebocoran ultra-rendah pada transistor OS tipe-n menjadikannya kandidat yang ideal sebagai transistor tulis, karena mampu mempertahankan muatan SN saat kondisi standby.

Sebaliknya, transistor baca dengan kanal tipe-p dapat memberikan keuntungan karena efek kopling kapasitif yang lebih lemah, sehingga menyediakan sensing window yang lebih besar saat operasi baca.

Walaupun teknologi OS tipe-n relatif matang, pengembangan material OS tipe-p masih terbatas dan penuh tantangan. Dalam beberapa tahun terakhir, tin monoxide (SnO) menjadi kandidat p-type oxide yang banyak diteliti berkat kompatibilitas termalnya yang baik (hingga sekitar 350 °C), toleransi terhadap hidrogen, serta struktur elektronik yang unik. Pada SnO, pita valensi terbentuk dari overlap orbital O-2p dan Sn-5s, yang mendukung transport tipe-p.

Namun, agar SnO benar-benar optimal sebagai transistor baca dalam gain cell, masih ada beberapa tantangan yang harus diselesaikan: (1) meningkatkan mobilitas dan menurunkan resistansi kontak untuk memperbaiki arus on; (2) mengurangi hysteresis untuk menstabilkan VT; serta (3) mewujudkan VT yang dapat dituning dan rasio ION/IOFF yang lebih tinggi untuk menekan arus bocor dan sneak-path—faktor yang sangat penting untuk memperluas array dan mengintegrasikan lebih banyak sel per bit line.

Studi proof-of-concept sebelumnya telah menunjukkan transistor SnO back-gate yang dibuat dengan physical vapor deposition (PVD) pada skala laboratorium. Gambar 8(a)–(d) memperlihatkan kurva ID–VG, GI-XRD, dan TEM khas perangkat SnO, yang mengindikasikan kualitas kristal yang baik dengan mobilitas terekstrak sekitar 2 cm²/V·s.

Berangkat dari capaian tersebut, artikel ini juga melaporkan hasil terbaru perangkat SnO yang dibuat menggunakan alur proses yang kompatibel dengan foundry. Gambar 9(a) menunjukkan kurva ID–VG perangkat SnO long-channel (LG = 1 μm) yang diproduksi pada proses wafer 300 mm, dengan rasio ION/IOFF sekitar 10, mobilitas sekitar 1 cm²/V·s, dan hysteresis di bawah 500 mV. Perangkat ini menggunakan proses back-gate: pertama, logam back-gate dideposisikan pada wafer, kemudian dielektrik high-κ dibentuk melalui ALD, diikuti deposisi SnO lewat PVD. Setelah area kanal didefinisikan dan diisolasi melalui active etch, lapisan SiO sebagai interlayer dielectric (ILD) dideposisikan.

Selanjutnya, kontak source/drain (S/D) dibentuk melalui contact etch pada ILD, pengisian logam, serta chemical mechanical polishing (CMP). Menariknya, perangkat ini menunjukkan uniformitas yang baik di seluruh wafer 300 mm (lihat Gambar 9(b)). Meski kemajuan ini sangat positif, eksplorasi dan optimasi lebih lanjut pada material serta proses masih dibutuhkan untuk sepenuhnya memaksimalkan potensi perangkat SnO.

Parameter deposisi PVD SnO—seperti oxygen partial pressure (Opp%) dan total pressure—sangat menentukan dalam menekan pembentukan fase oksida timah yang tidak diinginkan (misalnya Sn atau SnO₂). Kehadiran fase-fase tersebut dapat memicu perilaku metalik atau transport tipe-n yang tidak diharapkan. Gambar 10 menampilkan hubungan VT–ION pada berbagai Opp% dan total pressure, yang menegaskan bahwa parameter deposisi sangat memengaruhi kualitas film dan perilaku perangkat. Hasil ini juga mengindikasikan kemungkinan adanya percolation transport pada SnO, fenomena yang juga kerap terlihat pada OS tipe-n, namun masih memerlukan studi lanjutan untuk menjelaskan mekanisme transport dominan pada sistem material ini.

Optimasi kontak source/drain pada transistor OS tipe-p dilakukan melalui dua pendekatan utama: (1) menurunkan densitas trap permukaan di antarmuka kontak/SnO untuk menurunkan Schottky barrier (SB); dan (2) meningkatkan konsentrasi pembawa muatan lokal pada area S/D untuk memperbaiki band bending dan mengecilkan lebar tunneling. Gambar 11 menunjukkan resistansi kontak yang termodulasi kuat oleh tegangan gate, konsisten dengan karakteristik kontak Schottky. Melalui optimasi kontak, RC berhasil diturunkan sekitar 5×.

1T OS-FeFET dengan Endurance Tinggi

Ferroelectric FET (FeFET) yang menggunakan HfZrO (HZO) sebagai lapisan ferroelektrik dipandang sangat menjanjikan untuk memori berkecepatan tinggi dan berdaya rendah, karena mekanisme penulisannya digerakkan oleh medan listrik. Kanal semikonduktor oksida dan dielektrik ferroelektrik dapat dideposisikan menggunakan proses ALD, sehingga membuka peluang realisasi memori 3D berdensitas tinggi dengan skalabilitas biaya yang sangat baik.

Namun, integrasi material ferroelektrik dengan kanal semikonduktor oksida juga membawa tantangan khas pada operasi memori OS-FeFET. Isu utamanya meliputi: (1) fenomena erase yang lemah akibat kurangnya pembawa muatan hole pada kanal OS tipe-n; serta (2) degradasi endurance yang dipicu oleh pembentukan vacancy oksigen pada kanal OS dan difusinya menuju lapisan ferroelektrik.

Terobosan penting baru-baru ini ditunjukkan melalui perangkat memori OS-FeFET yang sangat diskalakan, dengan luas sel hanya 0,009 μm². Perangkat ini menggunakan kanal OS tipe-n dan diproduksi pada wafer 300 mm, mencapai arus on 40 μA/μm, operasi cepat 30 ns, retensi data lebih dari 1000 s pada 85 °C, serta endurance hingga 10¹² siklus (lihat Gambar 12).

Keberhasilan ini ditopang oleh beberapa strategi rekayasa kunci: (1) optimasi fase HZO melalui penyesuaian kandungan Zr (lihat Gambar 13); (2) kontrol VT melalui ko-optimasi ketebalan dan komposisi lapisan ferroelektrik serta kanal OS (lihat Gambar 14); (3) rekayasa antarmuka OS/ferroelektrik untuk menekan pembentukan vacancy oksigen serta optimasi ketebalan guna menurunkan risiko hard breakdown (lihat Gambar 15); dan (4) introduksi doping pada HZO untuk menekan difusi vacancy oksigen (lihat Gambar 16).

Karena OS-FeFET bersifat non-volatil dan digerakkan oleh medan listrik, densitas penyimpanan juga berpotensi ditingkatkan lebih jauh melalui operasi multi-level per bit. Namun, implementasi pada skala besar menuntut peningkatan yang signifikan pada variasi perangkat dan uniformitas, agar performa tetap konsisten pada array berukuran besar.

Kesimpulan

Teknologi memori berbasis semikonduktor oksida (OS) membuka peluang besar untuk membentuk ulang hierarki sistem memori, sekaligus memungkinkan sistem berdensitas tinggi dan hemat energi guna memenuhi kebutuhan beban kerja kelas data center yang terus meningkat. Arsitektur memori baru berbasis OS tipe-n telah menunjukkan kemajuan yang sangat berarti.

Namun, untuk benar-benar membuka seluruh potensi teknologi OS, terobosan krusial pada material dan perangkat OS tipe-p masih sangat dibutuhkan. Keberhasilan di area ini bukan hanya akan memperkuat solusi memori generasi berikutnya, tetapi juga memperluas cakupan aplikasi untuk solusi logika dan memori terintegrasi BEOL di masa depan.